同济大学学报(自然科学版)

2002, (10) 1209-1214

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RTL集成电路的时序深度
Sequential Depth of Integrate Circuits Based on Register Transfer Level

高燕,沈理

摘要(Abstract):

在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .

关键词(KeyWords): 高层次测试;硬件描述语言;时序深度

Abstract:

Keywords:

基金项目(Foundation): 国家“8 6 3”高技术研究发展计划资助项目 ( 2 0 0 1AA11110 0 )

作者(Author): 高燕,沈理

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